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    • 专利摘要:
    EineVorrichtung zum Umwandeln eines Signals im Differenzmodus in einunsymmetrisches Signal bei reduzierter Leistungsaufnahme. Eine bevorzugteAusführungsformumfasst einen unsymmetrischen Wandler (beispielsweise einen unsymmetrischenWandler 505) und einen Ausgangstransistor (beispielsweise Ausgangstransistor524), der, wenn sich der unsymmetrische Wandler 505 im Standby-Zustandbefindet, den Ausgang des unsymmetrischen Wandlers 505 auf einenbekannten logischen Zustand (wie etwa H oder L) ziehen kann. Einunsymmetrischer Puffer (invertierend oder nichtinvertierend) kannzur Kompatibilitätsumwandlungdes Ausgangssignals verwendet werden.
    公开号:DE102004012239A1
    申请号:DE200410012239
    申请日:2004-03-12
    公开日:2004-11-04
    发明作者:Stefan Lammers；Hans-Heinrich Viehmann
    申请人:Infineon Technologies AG；
    IPC主号:H03K19-00
    专利说明:
    [0001] Dievorliegende Erfindung betrifft allgemein Logikschaltungen und insbesondereeine Vorrichtung zum Transformieren von Signalen in einem Differenzmodusin unsymmetrische Signale bei reduzierter Leistungsaufnahme.
    [0002] Wenneine schnelle Datenübertragungmit geringem Spannungshub benötigtwird, wird Differenzsignalgabe (differential signaling) (üblicherweise auchals symmetrische Signalgabe bezeichnet) verwendet, bei der Signaleauf zwei Leitern geführtwerden und das Signal als die Differenz der beiden Signale definiertist. Differenzsignalgabe ist möglicherweisedas robusteste und vielversprechendste Konzept für die Signalgabe. Stromschaltlogik(CML = current mode logic), eine Designtechnik, die gewöhnlich beiAnwendungen fürdie Signalgabe mit hoher Schaltgeschwindigkeit wie etwa Kommunikationschipsund Routern eingesetzt wird, verwendet Differenzsignalgabe.
    [0003] CMLwird häufigbei Anwendungen fürhohe Übertragungsratenverwendet, und zwar wegen ihrer relativ geringen Leistungsaufnahmeund ihrer im Vergleich zu anderen Logikarten, wie etwa der emittergekoppeltenLogik (ECL), geringen Versorgungsspannung. CML ist außerdem aufgrundihres geringeren Spannungshubes erheblich schneller als die komplementäre Metall-Oxid-Halbleiter-(CMOS)-Logik.CML weist außerdemden zusätzlichenVorteil auf, dass sie unter Verwendung von CMOS-Herstellungstechnologieproduziert werden kann.
    [0004] EinVorteil, den die CMOS-Logik im Vergleich zu CML aufweist, bestehtdarin, dass bei einer CML-Schaltung in einem Standby-Zustand einStrom fließenkann, währendbei der CMOS-Logik im Standby-Zustand kein Strom fließt. Deshalbverbrauchen CML-Schaltungen in der Regel mehr Strom als CMOS-Logikschaltungen.
    [0005] Dajedoch CML-Schaltungen und CMOS-Logikschaltungen auf dem gleichenSubstrat hergestellt werden können,ist es möglich,in dem gleichen Design CML- und CMOS-Logikschaltungen zu kombinieren.Somit könnendie Vorteile von CML-Schaltungen hinsichtlich hoher Schaltgeschwindigkeitausgenutzt werden, wo ein Bedarf nach hoher Schaltgeschwindigkeitvorliegt, währenddie geringere Leistungsaufnahme der CMOS-Logik zur Verfügung steht,wenn eine größtmögliche Schaltgeschwindigkeitnicht erforderlich ist.
    [0006] Leiderverwenden CML-Schaltungen Differenzsignalgabe, während CMOS-Logikschaltungen unsymmetrischeSignalgabe verwenden, wobei Signale auf einem einzelnen Leiter geführt werden.Deshalb ist eine Umwandlung zwischen den Differenzsignalen einerCML-Schaltung und dem unsymmetrischen Signal einer CMOS-Logikschaltungerforderlich.
    [0007] Einegemeinhin verwendete Lösungverwendet einen Wandler, der ein Signal im CML-Differenzmodus inein Signal im unsymmetrischen Modus überführt, mit einem oder mehrerenunsymmetrischen Puffern (oder Invertern), um die Umwandlung vonder Differenzsignalgabe zur unsymmetrischen Signalgabe durchzuführen. Inder Regel wird die Referenzstromquelle der CML- Schaltung abgeschaltet, um die Leistungsaufnahmezu reduzieren, wenn keine Umwandlung benötigt wird oder wenn sich dieGesamtschaltung im Standby-Zustand befindet.
    [0008] EinNachteil des Standes der Technik besteht darin, dass die Gate-Anschlüsse derTransistoren im unsymmetrischen Puffer kein festgelegtes Potentialaufweisen, wenn die Referenzstromquelle der CML-Schaltung abgeschaltetist. Dies kann zu einem undefinierten Eingangssignal an dem unsymmetrischenPuffer führen,weshalb am Ausgang des unsymmetrischen Puffers ein undefiniertesAusgangssignal vorliegt.
    [0009] Einzweiter Nachteil des Standes der Technik besteht darin, dass esbei Vorliegen eines undefinierten Eingangssignals am unsymmetrischenPuffer wahrscheinlich ist, dass Strom fließt, wenn sich die Schaltungim Standby-Zustand befindet, da sich das Ausgangssignal des unsymmetrischenPuffers in Abhängigkeitvon seinem Eingangssignal ändert.Dadurch steigt die Leistungsaufnahme.
    [0010] Durchbevorzugte Ausführungsformender vorliegenden Erfindung, die eine Vorrichtung zum Umwandeln vonSignalen im Differenzmodus in unsymmetrische Signale angibt, dieeine reduzierte Leistungsaufnahme aufweist, werden im allgemeinen dieseund andere Probleme gelöstoder umgangen und technische Vorteile erzielt.
    [0011] Gemäß einerbevorzugten Ausführungsform dervorliegenden Erfindung wird eine Schaltung angegeben, wobei dieSchaltung umfasst: einen unsymmetrischen Wandler für Stromschaltlogik(CML), der einen Eingang fürSignale im Differenzmodus und einen unsymmetrischen Ausgang aufweist,wobei der unsymmetrische Wandler Schaltungen zum Umwandeln einesSignals im Differenzmodus in ein unsymmetrisches Signal enthält, undeinen Ausgangstransistor, der an den unsymmetrischen Ausgang gekoppeltist, wobei der Ausgangstransistor dafür vorgesehen ist, den unsymmetrischenAusgang auf einen Logikzustand mit einem festgelegten Wert zu setzen.
    [0012] Gemäß einerweiteren bevorzugten Ausführungsformder Erfindung wird eine Schaltung angegeben, die umfasst: einenunsymmetrischen Wandler fürStromschaltlogik (CML), der einen Eingang für einen Differenzmodus undeinen unsymmetrischen Ausgang aufweist, wobei der unsymmetrischeWandler zum Umwandeln eines Signals im Differenzmodus in ein unsymmetrischesSignal vorgesehen ist, und eine Ausgangsreglerschaltung, die anden unsymmetrischen Ausgang gekoppelt ist, wobei die Ausgangsreglerschaltungdafür vorgesehenist, den unsymmetrischen Ausgang auf einen Logikzustand mit einemfestgelegten Wert zu setzen, wenn sich der unsymmetrische CML-Wandlerim Standby-Zustand befindet.
    [0013] EinVorteil der bevorzugten Ausführungsform dervorliegenden Erfindung besteht darin, dass, wenn der Wandler sichim Standby-Zustand befindet oder nicht verwendet wird, das Eingangssignalfür denunsymmetrischen Puffer einen festgelegten Wert aufweist. Somit liegtein definierter Zustand am Eingang zum unsymmetrischen Puffer vor.
    [0014] Einweiterer Vorteil einer bevorzugten Ausführungsform der vorliegendenErfindung besteht darin, dass, da am Eingang zum unsymmetrischenPuffer ein definierter Zustand vorliegt, es keine weitere Zustandsänderunggibt, nachdem sich der definierte Zustand durch den Puffer ausgebreitethat. Somit existiert kein Stromfluss, wenn sich der Wandler im Standby-Zustand befindet.
    [0015] Dervorausgegangene Text hat die Merkmale und technischen Vorteile dervorliegenden Erfindung recht weit umrissen, damit man die ausführlicheBeschreibung der Erfindung, die folgt, besser verstehen kann. ZusätzlicheMerkmale und Vorteile der Erfindung, die den Gegenstand der Ansprüche derErfindung bilden, werden unten beschrieben. Der Fachmann versteht,dass die offenbarte Konzeption und die offenbarte spezifische Ausführungsformohne weiteres als eine Basis zum Modifizieren oder Entwerfen andererStrukturen oder Prozesse zum Durchführen der gleichen Zwecke dervorliegenden Erfindung verwendet werden können. Der Fachmann erkenntzudem, dass gleichwertige Konstruktionen nicht vom Gedanken undUmfang der Erfindung abweichen, wie sie in den beigefügten Ansprüchen dargelegtsind.
    [0016] Für ein umfassenderesVerständnisder vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgendenBeschreibungen in Verbindung mit den beiliegenden Zeichnungen bezuggenommen. Es zeigen:
    [0017] 1 ein Diagramm einer Logikschaltung, dieTeilschaltungen sowohl zur Signalgabe im Differenzmodus als auchzur Signalgabe im unsymmetrischen Modus und Signalwandler enthält;
    [0018] 2 ist eine graphische Darstellungvon Daten, die ein Signal im Differenzmodus und ein äquivalentesunsymmetrisches Signal darstellen;
    [0019] 3 ist ein Diagramm, daseinen Entwurf füreinen Wandler vom Differenzmodus in den unsymmetrischen Modus aufhöhererEbene darstellt;
    [0020] 4 ist ein Diagramm, dasein Schema für einenWandler vom Differenzmodus in den unsymmetrischen Modus nach demStand der Technik zeigt;
    [0021] 5 ist ein Diagramm, dasein Schema für einenWandler vom Differenzmodus in den unsymmetrischen Modus mit reduzierterLeistungsaufnahme gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung zeigt; und
    [0022] 6 ist ein Diagramm, dasein Schema für einenWandler vom Differenzmodus in den unsymmetrischen Modus mit reduzierterLeistungsaufnahme gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung zeigt.
    [0023] DieHerstellung und der Einsatz der gegenwärtig bevorzugten Ausführungsformenwerden unten ausführlicherörtert.Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbareerfindungsgemäße Konzepteangibt, die in einer großen Vielfaltspezifischer Kontexte verkörpertwerden können.Die dargestellten spezifischen Ausführungsformen sind lediglichveranschaulichend bezüglichspezifischer Möglichkeitenzur Herstellung und Verwendung der Erfindung und beschränken nichtden Umfang der Erfindung.
    [0024] Dievorliegende Erfindung wird hinsichtlich bevorzugter Ausführungsformenin einem spezifischen Kontext beschrieben, nämlich für einen Wandler, der ein Signalin Stromschaltlogik in ein Signal in CMOS-Logik überführt. Die Erfindung kann jedoch auchauf andere Situationen angewendet werden, bei denen ein Signal imDifferenzmodus in ein unsymmetrisches Signal umgewandelt werdensoll.
    [0025] Nunmehrunter Bezugnahme auf 1 wird einDiagramm gezeigt, das eine Logikschaltung 105 mit Teilschaltungen 110 und 115 aufweist,die Signalgabe im Differenzmodus bzw. unsymmetrische Signalgabeverwenden. Die Teilschaltungen 110 und 115 stehenaußerdemmiteinander in Verbindung. Leider sind die von den Teilschaltungenverwendeten Betriebsarten zur Signalgabe inkompatibel, und ein Wandlerwird benötigt,um eine Umsetzung vorzunehmen: Ein Wandler 120, der Differenzsignalein unsymmetrische Signale überführt, wirdbenötigt,damit Signale von der Teilschaltung 110 durch die Teilschaltung 115 verstandenwerden können,und ein Wandler 125, der unsymmetrische Signale in Differenzsignale überführt, wirdfür vonder Teilschaltung 115 zur Teilschaltung 110 gehendeSignale benötigt.Wenn die Kommunikation immer in eine Richtung erfolgt (beispielsweisevon Teilschaltung 110 zu Teilschaltung 115), dannwird nur einer der beiden Wandler (der Wandler 120, derDifferenzsignale in unsymmetrische Signale überführt) benötigt.
    [0026] Wiein 1 dargestellt, können dieTeilschaltungen 110 und 115 Teil der Logikschaltung 105 sein,und diese besonderen Teilschaltungen sind die einzigen, die Signaleaustauschen müssen.Wenn dies der Fall ist, dann kann es andere Teilschaltungen geben,die an die Teilschaltungen 110 und 115 gekoppeltsind, aber in der Figur nicht gezeigt sind. Alternativ kann es sichbei den Teilschaltungen 110 und 115 um die einzigenSchaltungen in der Logikschaltung 105 handeln (außer denWandlern 120 und 125).
    [0027] Nunmehrwird unter Bezugnahme auf 2 einegraphische Darstellung von Daten gezeigt, die ein Signal im Differenzmodus(dargestellt mit zwei Signalkomponenten, einem ersten Signal 205 undeinem zweiten Signal 210) und ein Signal 215,das einen Offset des Signals im Differenzmodus darstellt, veranschaulichen.Wenn beispielsweise der Spannungshub des Signals im Differenzmoduswie in 2 gezeigt zwischen1,8 Volt und 0,0 Volt beträgt, dannwürde derOffset (durch Signal 215 dargestellt) etwa 0,9 Volt betragen.Ein Signal im Differenzmodus enthält wie oben angegeben zweiSignalkomponenten, ein erstes Signal (beispielsweise das erste Signal 205)und ein zweites Signal (beispielsweise das zweite Signal 210).Gemäß der Definitioneines Signals im Differenzmodus ist das erste Signal das Komplementdes zweiten Signals, und das Signal, das im Differenzmodus geführt werdenkann (beispielsweise das Signal 220) kann durch Subtrahierendes zweiten Signals vom ersten Signal berechnet werden. Mit anderenWorten : VSIGNAL = VERSTES – VZWEITES, wobei VERSTES undVZWEITES die Komponentensignale sind undVSIGNAL die Signalinformation darstellt,die tatsächlichim Differenzmodus geführtwird.
    [0028] Nunmehrwird unter Bezugnahme auf 3 einDiagramm dargestellt, das durch ein Blockschaltbild auf höherer Ebeneein generisches Design füreinen Wandler zwischen Differenzmodus und unsymmetrischem Modus(DMSMC) 300 veranschaulicht. Der DMSMC 300 enthält einenunsymmetrischen Wandler 305, dessen Funktion das Umwandelneines Eingangssignals im Differenzmodus (mit "AX" und "AQ" bezeichnet) in einunsymmetrisches Signal beinhaltet. Ein unsymmetrischer Puffer 310 kannfa kultativ an den Ausgang des unsymmetrischen Wandlers 305 gekoppeltsein. Man beachte, dass der unsymmetrische Puffer 310 für den ordnungsgemäßen Betriebdes DMSMC 300 nicht notwendig ist und dass er dargestelltist, um eine unsymmetrische Logik zu repräsentieren, die an den Ausgangdes DMSMC 300 angeschlossen sein kann. Außerdem kann esmöglichsein, den unsymmetrischen Puffer 310 durch eine Reihe vonunsymmetrischen Puffern oder unsymmetrischen Invertern zu ersetzen.
    [0029] Nunmehrist unter Bezugnahme auf 4 einDiagramm gezeigt, das durch eine schematische Darstellung ein Designnach dem Stand der Technik füreinen DMSMC 400 veranschaulicht. Der DMSMC 400 enthält einenunsymmetrischen Wandler 405, der im Grunde ein Differenzverstärker inStromschaltlogik (CML) mit einer Stromspiegel-Last komplett mit einereingebauten Umwandlung in ein unsymmetrisches Signal ist. Der unsymmetrischeWandler 405 weist als Eingangssignal ein Signal im Differenzmodus "AQ" und "AX" (ein positives undein negatives Signal) auf. Jeder der zwei Teile des Signals im Differenzmodusist an einen Gate-Anschluss eines N-Kanal-MOSFET (Metall-Oxid-Halbleiter-Feldeffekt-Transistor)(beispielsweise die Transistoren 411 bzw. 413)gekoppelt. Die Drain-Anschlüsseder Transistoren 411 und 413 sind an die Drain-Anschlüsse derP-Kanal-MOSFET-Transistoren 407 und 409 gekoppelt,deren Source-Anschlüssewiederum an eine Spannungsversorgung, beispielsweise VDD, gekoppeltsind. Die Gate-Anschlüsseder P-Kanal-MOSFET-Transistoren 407 und 409 sindzusammengekoppelt und an den Drain-Anschluss des Transistors 411 gekoppelt.
    [0030] Außerdem isteine Referenzstromquelle, die aus Transistoren 415 und 417 miteiner an ihre Gate-Anschlüssegekoppelten Referenzspannungsquelle aufgebaut ist, an die Source- Anschlüsse der Transistoren 411 und 413 gekoppelt.Die Referenzstromquelle wird dazu verwendet, einen Referenzstrompegelfestzulegen, um immer dann einen Stromfluss zu bewirken, wenn einStrompfad von der Spannungsversorgung hinunter zur Substratmasse hergestelltwird.
    [0031] Derunsymmetrische Wandler 405 enthält weiterhin einen zusätzlichenMOSFET-Transistor 419 vom P-Typ, dessen Gate-Anschluss an die Drain-Anschlüsse derTransistoren 409 und 413 gekoppelt ist. Eine ausden Transistoren 421 und 423 gebildete zweiteReferenzstromquelle ist an den Drain-Anschluss des Transistors 419 gekoppelt.Das Ausgangssignal fürden unsymmetrischen Wandler 405 wird dem Drain-Anschlussdes Transistors 419 entnommen.
    [0032] Anden Ausgang des unsymmetrischen Wandlers 405 ist ein unsymmetrischerPuffer 425 gekoppelt. Man beachte, dass, wie oben dargestellt, dasVorliegen des unsymmetrischen Puffers 425 fakultativ istund zeigen soll, wie eine unsymmetrische Logik an den unsymmetrischenWandler 405 gekoppelt werden kann. Der unsymmetrische Puffer 425 ist auseinem Paar Transistoren, einem P-Kanal-MOSFET 427 und einemN-Typ-MOSFET 429 aufgebaut. Die Drain-Anschlüsse derTransistoren 427 und 429 sind miteinander gekoppeltund bilden den Ausgang des unsymmetrischen Puffers 425,währendder Eingang zum unsymmetrischen Puffer 425 an die Gate-Anschlüsse derTransistoren 427 und 429 gelegt ist. Der Source-Anschlussdes Transistors 427 ist mit einer Spannungsversorgung verbunden,währendder Source-Anschluss des Transistors 429 an Substratmassegekoppelt ist.
    [0033] Wieoben dargestellt, kann das Eingangssignal zum unsymmetrischen Puffer 425 undefiniertwerden, d.h., die Gate- Anschlüsse derTransistoren 427 und 429 können einen undefinierten Wertaufweisen, wenn sich der DMSMC 400 im Standby-Zustand befindet.Wenn sich der DMSMC 400 im Standby-Zustand befindet, kannNREF zu einem Potential von Null zurückkehren. Wenn ihr Eingangssignalundefiniert wird, könnendie Transistoren im unsymmetrischen Puffer 425 (Transistoren 427 und 429)teilweise durchgeschaltet werden. In teilweise durchgeschaltetemZustand, könnensie einen Strompfad von der Spannungsversorgung zur Substratmasseherstellen. Dies führtzu einem Stromfluss im Standby-Zustand, der üblicherweise auch als statischer Stromflussbezeichnet wird. Normalerweise, wenn das Eingangssignal für die Transistorenim unsymmetrischen Puffer 425 definiert ist (entweder logischerZustand H oder logischer Zustand L), ist einer der beiden Transistorendurchgeschaltet und der andere ist ausgeschaltet, weshalb der Strompfadunterbrochen ist und sehr wenig bis kein Strom fließt.
    [0034] Wennsich eine Schaltung im Standby-Zustand befindet, ist es wünschenswert,einen Stromfluss von Null oder ungefähr Null zu haben. Wenn keinStrom oder ein vernachlässigbarerStrom fließt, kanndies die Leistungsaufnahme stark reduzieren und somit die Lebensdauerder Batterie verlängern, fallseine Schaltung in einem batteriebetriebenen Gerät verwendet wird. Außerdem sindin einer Logikschaltung in der Regel keine undefinierten Zustände erwünscht, dasie zu einem fehlerhaften Betrieb der Schaltung führen können. Deshalbweist der DMSMC 400, wie er in 4 dargestellt ist, beide unerwünschtenEigenschaften auf.
    [0035] UnterBezugnahme auf 5 wirdnunmehr ein Diagramm gezeigt, das ein Schema für einen DMSMC 500 mitreduzierter Leistungsaufnahme veranschaulicht, bei dem gemäß einerbe vorzugten Ausführungsformder vorliegenden Erfindung ein Ausgangssignal des DMSMC 500 einenniedrigen Signalwert aufweist, wenn er sich im Standby-Zustand befindet.Der DMSMC 500 orientiert sich im allgemeinen am Aufbaueines generischen DMSMC wie in 3 dargestellt,aber mit einem unsymmetrischen Wandler 505 und einem fakultativenunsymmetrischen Puffer 525, der repräsentativ für eine an den DMSMC 500 angekoppelteunsymmetrische Logik stehen kann.
    [0036] Gemäß einerbevorzugten Ausführungsform dervorliegenden Erfindung kann der unsymmetrische Wandler 505 auseiner Kombination aus N-Kanal- und P-Kanal-MOSFETs aufgebaut werden.Ein Eingangssignal am unsymmetrischen Wandler 505 kannin Form eines Signalpaares fürein Differenzsignal vorliegen, beispielsweise "AX" und "AQ", was die Komponentensignaleeines Eingangssignals im Differenzmodus "A" darstellt.Jeder einzelne der beiden Teile des Eingangsignals im Differenzmodus kannan einen Gate-Anschluss eines Transistors (beispielsweise der N-Kanal-MOSFETs 510 und 512) gekoppeltsein, wobei die Spannungswerte des Eingangssignals den Zustand derTransistoren 510 und 512 steuern können. Diebeiden Transistoren 510 und 512 weisen Drain-Anschlüsse auf,die an Drain-Anschlüsseentsprechender Transistoren (beispielsweise P-Kanal-MOSFET-Transistoren 506 und 508)gekoppelt sein können,währenddie Source-Anschlüsseder beiden Transistoren 510 und 512 miteinanderund an eine Referenzstromquelle gekoppelt sein können. Die beiden Transistoren 506 und 508 weisenSource-Anschlüsseauf, die an eine Spannungsversorgung wie etwa VDD gekoppelt seinkönnen.Außerdemweisen die beiden Transistoren 506 und 508 Gate-Anschlüsse auf,die miteinander und mit dem Drain-Anschluss des Transistors 510 gekoppeltsein können.
    [0037] Diean die Source-Anschlüsseder beiden Transistoren 510 und 512 gekoppelteReferenzstromquelle kann aus einem Paar Transistoren 514 und 516 hergestelltwerden, die seriell gekoppelt sind, wobei der Drain-Anschluss desTransistors 516 mit dem Source-Anschluss des Transistors 514 gekoppeltist. Die Gate-Anschlüsseder beiden Transistoren 514 und 516 können aneinen Referenzspannungspegel gekoppelt sein, beispielsweise NREF. DieReferenzstromquelle zieht, wenn ein Strompfad vorliegt, eine festgelegteMenge an Strom durch den Pfad.
    [0038] EinzusätzlicherTransistor, Transistor 518, vorzugsweise ein P-Kanal-MOSFETmit einem an eine Spannungsversorgung gekoppelten Source-Anschlussund einem an eine zweite Referenzstromquelle gekoppelten Drain-Anschluss,weist einen Gate-Anschluss auf, der an den Drain-Anschluss des Transistors 508 gekoppeltsein kann. Die zweite Referenzstromquelle ist vorzugsweise (abernicht notwendigerweise) im wesentlichen mit der Referenzstromquelleidentisch, die an die Transistoren 510 und 512 gekoppeltist. Der Ausgang des unsymmetrischen Wandlers 505 befindetsich bevorzugt dem Drain-Anschlussdes Transistors 518.
    [0039] EinAusgangstransistor 524 kann dann an den Ausgang des unsymmetrischenWandlers 505 gekoppelt sein. Gemäß einer bevorzugten Ausführungsformder vorliegenden Erfindung ist der Ausgangstransistor 524 einN-Kanal-MOSFET, dessen Drain-Anschlussan den Ausgang des unsymmetrischen Wandlers und dessen Source-Anschlussan Substratmasse gekoppelt ist. Der Gate-Anschluss des Ausgangstransistors 524 kannan den Drain-Anschluss des Transistors 508 gekoppelt sein.
    [0040] Wennder Ausgangstransistor 524 wie dargestellt im unsymmetrischenWandler 505 vorliegt, dann ist, wenn sich der unsymmetrischeWandler 505 im Standby-Zustand befindet, der Ausgangstransistor 524 durchgeschaltet(deshalb liegt ein Pfad zwischen dem Ausgang des unsymmetrischenWandlers 505 und Substratmasse vor) und das Ausgangssignaldes unsymmetrischen Wandlers 505 auf Substratmasse gezogen.Wenn der unsymmetrische Wandler 505 sich im Standby-Zustandbefindet, weist sein Ausgang deshalb einen definierten Zustand auf, nämlich einenlogischen Wert L.
    [0041] DerDMSMC 500, wie er. in 5 gezeigtist, kann außerdemeinen fakultativen unsymmetrischen Puffer 525 aufweisen.Der unsymmetrische Puffer 525 kann repräsentativ für eine unsymmetrische Logikstehen, die an den unsymmetrischen Wandler 505 angeschlossensein kann. Gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung kann ein unsymmetrischer Puffer aus zweiTransistoren hergestellt werden, einem P-Kanal-MOSFET 526 undeinem N-Kanal-MOSFET 528, bei denen die Drain-Anschlüsse sowiedie Gate-Anschlüssemiteinander gekoppelt sein können.Die Gate-Anschlüsse derbeiden Transistoren könnenals Eingang zum unsymmetrischen Puffer 525 dienen, während die Drain-Anschlüsse. derbeiden Transistoren als Ausgang dienen können. Der Source-Anschlussdes P-Kanal-MOSFETkann an eine Spannungsversorgung gekoppelt sein, während derSource-Anschluss des N-Kanal-MOSFET an Substratmasse gekoppelt seinkann.
    [0042] Wenndas Ausgangssignal des unsymmetrischen Wandlers 505 aufSubstratmasse gezogen wird, dann weist das Eingangssignal zum unsymmetrischenPuffer 525 einen logischen Wert L auf. Wenn am Eingangdes unsymmetrischen Puffers 525 ein definierter Logikpegelvorliegt, dann liegt auch an seinem Aus gang ein definierter Logikpegelvor. Mit einem definierten Logikpegel an seinem Eingang kann außerdem einerder beiden Transistoren 526 und 528 ausgeschaltetsein, währendder andere durchgeschaltet sein kann. Dies kann verhindern, dassdurch die beiden Transistoren 526 und 528 einStrompfad erzeugt wird, was impliziert, das kein (oder ein sehr kleiner)Strom fließt,wenn sich der DMSMC 500 im Standby-Zustand befindet.
    [0043] UnterBezugnahme auf 6 wirdnunmehr ein Diagramm gezeigt, das ein Schema für einen DMSMC 600 mitreduzierter Leistungsaufnahme veranschaulicht, wobei ein Ausgangdes DMSMC 600 gemäß einerbevorzugten Ausführungsformder vorliegenden Erfindung einen hohen Signalwert aufweist, wenner sich im Standby-Zustand befindet. Das Design des DMSMC 600 kannmit dem Design des DMSMC 500 (5) insofern viele Ähnlichkeiten aufweisen alses dem allgemeinen Aufbau eines generischen DMSMC 300 (3) folgt. Außerdem kannder DMSMC 600 einen fakultativen unsymmetrischen Ausgangspuffer 625 aufweisen,der ähnlich demDMSMC 500 ist. Außerdemkann der unsymmetrische Wandler 605 wie der unsymmetrischeWandler 505 (5)einen Ausgangstransistor 624 aufweisen.
    [0044] Gemäß einerbevorzugten Ausführungsform dervorliegenden Erfindung ist der Ausgangstransistor 624 einP-Kanal-MOSFET. Der Drain-Anschluss des Ausgangstransistors 624 kannan den Ausgang des unsymmetrischen Wandlers gekoppelt sein, während seinSource-Anschluss an eine Spannungsversorgung wie etwa VDD gekoppeltsein kann. Der Ausgangstransistor 624 weist außerdem einen Gate-änschlussauf, der an eine Referenzspannung wie etwa NREF gekoppelt sein kann,die außerdem dazuverwendet werden kann, eine Referenzspannung für Referenz stromquellen bereitzustellen,die in anderen Teilen des unsymmetrischen Wandlers 605 verwendetwerden.
    [0045] DerAusgangstransistor 624 kann auf die folgende Weise betriebenwerden. Wenn sich der unsymmetrische Wandler 605 im Standby-Zustandbefindet, schaltet die Referenzspannung NREF den Ausgangstransistor 624 durch,was einen Pfad von der Spannungsversorgung zum Ausgang des unsymmetrischenWandlers 605 erzeugen kann. Der Pfad kann dann den Ausgangdes unsymmetrischen Wandlers 605 auf ein Spannungspotentialziehen, das gleich dem der Spannungsversorgung oder einem logischenWert H ist. Wiederum weist der unsymmetrische Puffer 25 (odereine beliebige andere unsymmetrische Schaltung, die an den unsymmetrischenWandler 605 angeschlossen ist) ein definiertes Ausgangssignalauf, und es fließtkein (oder ein sehr kleiner) Strom, da kein Strompfad existierenkann.
    [0046] Wenngleichdie vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, verstehtsich, dass daran verschiedene Änderungen, Substitutionenund Abwandlungen vorgenommen werden können, ohne vom Gedanken undUmfang der Erfindung abzuweichen, wie er durch die beigefügten Ansprüche definiertwird.
    [0047] Zudemsoll der Umfang der vorliegenden Erfindung nicht auf die besonderenAusführungsformen desProzesses, der Maschinen, der Herstellung, der materiellen Zusammensetzung,der Mittel, Methoden und Schritte beschränkt sein, die in der Patentschrift beschriebensind. Wie der Durchschnittsfachmann anhand der Offenbarung der vorliegendenErfindung ohne weiteres erkennt, können gemäß der vorliegenden ErfindungProzesse, Maschinen, Herstellungsverfahren, materielle Zusammensetzungen,Mittel, Methoden oder Schritte genutzt wer den, die gegenwärtig existierenoder späterzu entwickeln sein werden und die im wesentlichen die gleiche Funktionerfüllenoder im wesentlichen zu dem gleichen Ergebnis führen wie die hier beschriebenenentsprechenden Ausführungsformen.Dementsprechend sollen die beigefügten Ansprüche in ihrem Umfang diese Prozesse,Maschinen, Herstellungsverfahren, materiellen Zusammensetzungen,Mittel, Methoden oder Schritte beinhalten.
    权利要求:
    Claims (22)
    [1] Schaltung, die folgendes umfasst: einenunsymmetrischen Wandler fürStromschaltlogik (CML) mit einem Eingang für Signale im Differenzmodusund einem unsymmetrischen Ausgang, wobei der unsymmetrische WandlerSchaltungen zum Umwandeln eines Signals im Differenzmodus in einunsymmetrisches Signal enthält,und einen Ausgangstransistor, der an den unsymmetrischen Ausganggekoppelt ist, wobei der Ausgangstransistor dafür vorgesehen ist, den unsymmetrischenAusgang auf einen logischen Zustand mit einem festgelegten Wertzu setzen.
    [2] Schaltung nach Anspruch 1, wobei der unsymmetrischeWandler fürStromschaltlogik umfasst: einen ersten und einen zweiten Transistor,wobei jeder Transistor einen an eine Spannungsversorgung gekoppeltenzweiten Anschluss aufweist; einen dritten und einen viertenTransistor, wobei der dritte Transistor einen an einen ersten Anschlussdes ersten Transistors gekoppelten ersten Anschluss aufweist, dervierte Transistor einen an einen ersten Anschluss des zweiten Transistorsgekoppelten ersten Anschluss aufweist, jeder Transistor einen anein Eingangssignal des Eingangs für Signale im Differenzmodusgekoppelten dritten Anschluss aufweist und beim dritten und viertenTransistor die zweiten Anschlüssezusammengekoppelt sind; und einen fünften Transistor mit eineman die Spannungsversor gung gekoppelten zweiten Anschluss und eineman den ersten Anschluss des vierten Transistors gekoppelten drittenAnschluss.
    [3] Schaltung nach Anspruch 2, wobei die dritten Anschlüsse desersten und zweiten Transistors zusammen und an den ersten Anschlussdes dritten Transistors gekoppelt sind.
    [4] Schaltung nach Anspruch 2 oder 3, wobei der unsymmetrischeAusgang der unsymmetrischen Schaltung für Stromschaltlogik sich aneinem ersten Anschluss des fünftenTransistors befindet.
    [5] Schaltung nach einem der Ansprüche 2 bis 4, wobei die zweitenAnschlüssedes dritten und vierten Transistors an eine erste Referenzstromquellegekoppelt sind.
    [6] Schaltung nach Anspruch 5, wobei der erste Anschlussdes fünftenTransistors an eine zweite Referenzstromquelle gekoppelt ist.
    [7] Schaltung nach Anspruch 6, wobei die erste und zweiteReferenzstromquelle jeweils umfassen: einen sechsten Transistormit einem an einen zweiten Anschluss eines siebten Transistors gekoppelten erstenAnschluss und einem an einen Referenzspannungspegel gekoppeltendritten Anschluss wobei der siebte Transistor einen an denReferenzspannungspegel gekoppelten dritten Anschluss aufweist.
    [8] Schaltung nach einem der Ansprüche 2 bis 7, wobei der erste,zweite und fünfteTransistor Metall-Oxid-Halbleiter-Feldeffekt-Transistoren vom P-Kanal-Typund der dritte und vierte Metall-Oxid-Halbleiter-Feldeffekt-Transistorenvom N-Kanal-Typsind.
    [9] Schaltung nach Anspruch 6 oder 7, wobei die Transistorenin der ersten und zweiten Referenzstromquelle N-Kanal-Metall-Oxid-Halbleiter-Feldeffekt-Transistorensind.
    [10] Schaltung nach einem der Ansprüche 2 bis 9, wobei der ersteAnschluss der Drain-Anschluss eines Transistors ist, der zweiteAnschluss der Source-Anschluss des Transistors ist und der dritteAnschluss der Gate-Anschluss des Transistors ist.
    [11] Schaltung nach einem der Ansprüche 1 bis 10, wobei der Ausgangstransistoreinen mit einer Spannungsversorgung gekoppelten zweiten Anschlussund einen mit einem Referenzspannungspegel gekoppelten dritten Anschlussaufweist.
    [12] Schaltung nach Anspruch 11, wobei der Ausgangstransistoreinen leitenden Pfad zur Spannungsversorgung erzeugt, wenn sichder unsymmetrische Wandler fürStromschaltlogik im Standby-Zustand befindet.
    [13] Schaltung nach Anspruch 11 oder 12, wobei die Spannungsversorgungsich auf einem Spannungspotential befindet, das innerhalb von Spezifikationenfür einenhohen logischen Wert liegt.
    [14] Schaltung nach einem der Ansprüche 1 bis 10, wobei der Ausgangstransistoreinen an Substratmasse gekoppelten zwei ten Anschluss und einen an dendritten Anschluss des fünftenTransistors gekoppelten dritten Anschluss aufweist.
    [15] Schaltung nach einem der Ansprüche 1 bis 14, wobei der Ausgangstransistoreinen leitenden Pfad zur Substratmasse herstellt, wenn sich derunsymmetrische Wandler fürStromschaltlogik im Standby-Zustand befindet.
    [16] Schaltung, die umfasst: einen unsymmetrischenWandler fürStromschaltlogik mit einem Eingang für Signale im Differenzmodus undeinem unsymmetrischen Ausgang, wobei der unsymmetrische Wandlerzum Umwandeln eines Signals im Differenzmodus in ein unsymmetrischesSignal verwendet wird; und eine Ausgangsreglerschaltung, diean den unsymmetrischen Ausgang gekoppelt ist, wobei die Ausgangsreglerschaltungdafür vorgesehenist, den unsymmetrischen Ausgang auf einen logischen Zustand miteinem festgelegten Wert zu setzen, wenn sich der unsymmetrischeWandler fürStromschaltlogik im Standby-Zustand befindet.
    [17] Schaltung nach Anspruch 16; bei der ein Signal imDifferenzmodus zwei Komponentensignale, ein erstes und ein zweitesSignal, aufweist, und der unsymmetrische Wandler für Stromschaltlogikdas Eingangssignal im Differenzmodus in das unsymmetrische Ausgangssignalumwandelt, indem es das zweite Signal des Eingangs für Signaleim Differenzmodus vom ersten Signal des Eingangs für Signale imDifferenzmodus subtrahiert.
    [18] Schaltung nach Anspruch 16 oder 17, wobei die Ausgangsreglerschaltungden unsymmetrischen Ausgang an einen festgelegten Spannungswertkoppelt, wenn sich der unsymmetrische Wandler für Stromschaltlogik im Standby-Zustandbefindet.
    [19] Schaltung nach einem der Ansprüche 16 bis 18, wobei die Ausgangsreglerschaltungden unsymmetrischen Ausgang an eine Spannungsversorgung koppelt,die im Bereich eines hohen logischen Wertes liegt.
    [20] Schaltung nach einem der Ansprüche 16 bis 19, wobei die Ausgangsreglerschaltungein P-Kanal-Metall-Oxid-Halbleiter-Feldeffekt-Transistor mit einem an denunsymmetrischen Ausgang gekoppelten Drain-Anschluss ist.
    [21] Schaltung nach Anspruch 16 bis 20, wobei die Ausgangsreglerschaltungden unsymmetrischen Ausgang an eine Substratmasse koppelt.
    [22] Schaltung nach einem der Ansprüche 16 bis 21, wobei die Ausgangsreglerschaltungein N-Kanal-Metall-Oxid-Halbleiter-Feldeffekt-Transistor mit einem an denunsymmetrischen Ausgang gekoppelten Drain-Anschluss ist.
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    同族专利:
    公开号 | 公开日
    US6819142B2|2004-11-16|
    CN1287523C|2006-11-29|
    US20040178828A1|2004-09-16|
    CN1531201A|2004-09-22|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-11-04| OP8| Request for examination as to paragraph 44 patent law|
    2008-05-08| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2009-06-04| 8131| Rejection|
    优先权:
    申请号 | 申请日 | 专利标题
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